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第4篇同步时序逻辑电路(上)

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时序逻辑电路 第四篇 同步
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第四章第四章 同步时序逻辑电路同步时序逻辑电路( (上上) ) *1 n同步时序逻辑电路模型 n存储电路的构成元件--触发器 n同步时序逻辑电路分析 n同步时序逻辑电路设计 本章的组成 Date2 4.14.1时序逻辑的时序逻辑的概念 n数字系统的逻辑电路分为两类 n组合逻辑电路 n时序逻辑电路 时序逻辑电路输出不仅 与当前的输入逻辑状态有关, 而与过去的电路状态有关。电 路为闭环结构,输出端有向输 入端的反馈输入,有记忆 组合逻 辑电路 …… …… X1 x2 xN Z1 Z2 ZM 电路任一时刻的输出状态只决定于 该时刻各输入状态的组合,而与电 路的原状态无关,电路中没有记忆 单元,没有反馈通路。每一个输出 变量是全部或部分输入变量的函数 组合逻辑电路 组合 逻辑 电路 x1 xn Z1 Zj 存储电路 Y1 Yr y1 yr 时序逻辑电路 Date3 n时序逻辑电路也分为两类 n同步时序逻辑电路:有统一时钟控制的时 序电路 n异步时序逻辑电路:无统一时钟控制的时 序电路 时序逻辑电路的分类 同步时序逻辑电路一般结构异步时序逻辑电路一般结构 组合 逻辑 电路 x1 xn Z1 Zj 存储电路 Y1 Yr y1 yr 时钟 组合 逻辑 电路 x1 xn Z1 Zj 存储电路 Y1 Yr y1 yr Date4 n时序电路由组合电路和存储电路两部分 组成,并形成反馈回路。 同步时序逻辑电路的模型 组合 逻辑 电路 x1 xn Z1 Zj 存储电路 Y1 Yr y1 yr 时钟 :时序电路的外部输入信号 :时序电路的外部输出信号(外部输出) :存储电路的输入,即组合电路的“内部”输出 :存储电路的输出,即组合电路的“内部”输入 X,Z,Y,y均是时间t的函数即X(t),Z(t),Y(t),y(t) Date5 n根据时序电路的输出与输入及现态的关系,时序电路 可分为Mealy型电路和Moore型电路 nMealy型电路:其电路输出是输入及现态的函数, 即输出Z不仅与输入X有关,还与存储电路的输出y有关 。 nMoore型电路:其电路输出仅是现态的函数,即输 出Z仅与存储电路的输出y有关,而与输入X无关。 同步时序逻辑电路的类型 Date6 输入输出的函数关系 Z1=f1(X1、X2、…、XN) Z2=f2(X1、X2、…、XN) …… ZM=fj(X1、X2、…、XN) 组合逻 辑电路 …… …… X1 x2 xN Z1 Z2 ZM 组合逻辑电路 组合 逻辑 电路 x1 xn Z1 Zj 存储电路 Y1 Yr y1 yr 时钟 同步时序逻辑电路 Mealy型电路 Moore型电路 Date7 n时序电路的电路状态就是存储电路部分的状 态,也就是存储电路所“保存” 的值,这些值随 着输入值的时间序列不断变化着,这个时间序列是 一个离散的序列可以用t0,t1……tn来描述 n现态与次态 n现态:时钟信号CP到来之前的电路的状态 ,记为 y(n) 或 y n次态:时钟信号CP到来之后的电路的状态 ,记为 y(n+1) 时序逻辑电路的状态 Date8 同步时序逻辑电路的描述 组合逻辑电路用只有外输 入与外输出取值关系的真 值表描述逻辑功能。电路 本身没有所谓状态的概念 时序逻辑电路除了外输入 和外输出,还需要表示电 路状态的随时间的变化( 现态、次态)情况 通常使用状态表、状态 图,时序图来进行描述 真值表 现 态 次态/输出 X=0X=1 0010/000/1 0101/000/1 1011/000/0 1101/000/0 状态表 状态图 CP D Q 时序图 和组合电路不同, 时序电路需要从初 始状态t0开始按时 间顺序考察每一个 时间节点的电路状 态变化,才能判断 输出的情况 Date9 n状态表就是用表格形式表示时序电路的 外输入xi、现态yn、外输出Z和次态yn+1之间 的逻辑关系 n状态表不但说明了输入与输出之间的关 系,同时还表明了状态的转移规律。 状态表 Date10 nMealy型电路状态表的组成 n时序电路的全部输入组合列在表的顶部 n表的左边列出全部现态 n表的内部列出在不同输入组合和现态下的 次态和输出 n含义:处于某个现态的同步时序电路,当 输入为某一组合时,产生特定的输出,并在时 钟信号的作用下,电路进入某个次态 状态表 Date11 nMealy型电路状态表 状态表 现态 次态/输出 输入x yyn+1/Z 处于现态y的时序电路,当输入为x时 ,该电路将输出Z,并进入次态yn+1。 Date12 nMoore型电路状态表的组成 n顶部列出时序电路的全部输入组合 n表的左边列出全部现态 n表的内部列出在不同输入组合和现态下的 次态 n表的右边列出在不同现态下的输出 n含义:处于某一现态的同步时序电路,其 输出为某一特定值,当输入为某一组合时,并 在时钟信号的作用下,电路进入某个次态。 状态表 Date13 nMoore型电路状态表 状态表 现态 次态 输出 输入x yyn+1Z 处于现态y的时序电路,该电路将输出 Z,当输入为x时,电路进入次态yn+1。 Date14 n状态图直观而形象地表示了时序电路的状态数 、状态转移的条件和方向及其状态转移的规律。 n状态用圆圈表示,圈内的字母或数字为状态的名 称。 n状态的转移方向为圆圈之间的有向线段。 n状态的转移条件(即输入)标记在有向线段上。 n有向线段的起点表示现态,终点表示次态。 n输出 nMealy型电路的输出标记在有向线段上、输入旁。 nMoore型电路的输出标记在圆圈内、状态名旁。 状态图 Date15 nMealy型状态图的形式: nMoore型状态图的形式: 状态图 yyn+1 x/Z yyn+1/Z x Date16 neg. 研究具有一个输入变量x,两个状态变量y1 、y2和一个输出变量Z的时序电路,其中有: 输入:x=0,x=1 状态:[y1y2]=[00]=A [y1y2]=[01]=B [y1y2]=[10]=C [y1y2]=[11]=D 输出:Z=0,Z=1 状态图 Date17 状态表: 状态图: 若电路的初始状态为A,当输入序列为 x=0110101100时, 输入 0 1 1 0 1 0 1 1 0 0 现态 A D B A D B B A C C 次态 D B A D B B A C C C 输出 0 1 0 0 1 1 0 1 1 1 即Z=0100110111,电路最后停留在终态C 状态图 现态次态/输出 x=0x=1 AD/0C/1 BB/1A/0 CC/1D/0 DA/1B/1 AC BD 1/1 1/1 0/1 0/1 1/01/0 0/0 0/0 Date18 时序图 n时序图可以图形化直观地显示时序电路 中各变量在各时间点上的取值 R S Q Q 图中从左到右为不同的时刻,时序图可以通过时 间轴上电位变化的情况显示R,S,Q变量的值的变 化。通常高电位表示变量值为1,低电位表示0 t0t1t2t3t4t5 Date19 n同步时序电路中存储电路是由叫做触发器的元 件构成的,触发器也可以看作是一个最简单的时序 电路,就像一个门电路可以看作是一个最简单的组 合电路一样 n触发器是在一定的输入条件下具有0或1两种稳 定状态的电路,因此可以用来存储1bit尔进制数, 也称双稳态触发器 4.2存储电路的构成元件--触发器 SR Q Q R S 基本RS触发器 Date20 SR Q Q R S 基本RS触发器 C S R R CP S 钟控RS触发器 C D CP D 钟控D触发器 CP J K 边沿JK触发器 D CP D1 D2 边沿D触发器 常用双稳态触发器的逻辑符号 触发器的种类 分类 按逻辑功能可分为:RS触发器、D触发器、JK触发器、T触发器 按组成的晶体管可分为:双极型(TTL)和单极型(MOS) 按工作原理可分为:主从型、维持-阻塞型、边沿型等 Date21 双稳态触发器的逻辑特性 (2)双稳态触发器有两个稳定状态,0态和1态。 任何时刻双稳态触 发器必定处于其中一种状态,如果输入信号不变化,触发器的状态将保持下 去,因此它能够存储一位二进制信息,即具有记忆功能。 (3)在输入信号的作用下,双稳态触发器可以从一个稳定状态转换 到另一个稳定状态 (4)常用的4种触发器RS触发器、D触发器、JK触发器、T触发器在 逻辑上可以互相通用,其中以基本RS触发器最为基础 (1)双稳态触发器有两个互补的输出端Q , Date22 触发器工作原理介绍 nRS触发器 nD触发器 nJK触发器 nT触发器 Date23 n基本触发器由门电路及反馈线构成,即由两个 门电路交叉耦合而成。 n由或非门构成的基本触发器电路图及逻辑符号 图: 基本R-S触发器的工作原理 Rd Q ≥1 Sd QQQ Sd Rd ≥1 Date24 n由与非门构成的基本触发器电路图及逻辑符号图: nQ和Q是触发器的两个输出端,呈互补关系 n触发器的状态是指Q端的状态 nR和S是两个输入端(信号为一个0信号或一个负脉冲) 基本触发器的工作原理 Rd Q & Sd & QQQ Sd Rd Date25 n功能分析(以与非门构成的基本触发器为例) n(1) 当R=1, S=0时 n不管触发器原来处于什么状态,其次态一定为“1”,即 Qn+1=1,即触发器被置1,称触发器处于置位状态,S端称为置位 端或置1端。 n此时,S信号撤掉,即S由0→1,触发器保持1状态。 n(2) 当R=0, S=1时,Qn+1=0,触发器处于复位状态 。 n(3) 当R=S=1时,触发器状态不变,处于维持状态 , 即Qn+1=Qn。 n(4) 当R=S=0时,Qn+1=Qn+1=1,破坏了触发器的正 常工作,使触发器失效。而且当输入条件同时消失时, 触发器是“0”态还是“1”态是不定的,即Qn+1=×。这种情 况在触发器工作时是不允许出现的。因此使用这种触发 器时,禁止R=S=0出现。 基本触发器的工作原理 Date26 基本RS触发器 逻辑电路图 SR Q Q R S 逻辑符号 现态 次态 S R 1 1 0 1 1 0 0 0 Qn+1 Qn 1 0 不允许 说 明 保持原来状态 置1 置0 不正常状态,0信号消失后触发器状 态不定,不允许此输入 功能表 Date27 基本RS触发器 SR QQ R S 逻辑符号 1 1 0 1 1 0 0 0 功能表 S R Qn+1 Qn 1 0 不允许 状态转换图 01 逻辑电路图 状态转换表 Date28 基本RS触发器 状态方程 S R 1 1 1 0 0 1 0 0 Qn+1 Qn 0 1 不允许 Qn+1的卡诺图 S R Qn 00 0111 10 0 1 X 10 X1 0 0 1 Qn+1 Date29 n激励表 基本触发器的功能描述 Q n → Q n+1Rd Sd 0 0 0 1 1 0 1 1 d 1 1 0 0 1 1 d Date30 n波形图 n工作波形图又称时序图,它反映了触发器的输出 状态随时间和输入信号变化的规律。 基本RS触发器 1 1 0 1 1 0 0 0 功能表 S R Qn+1 Qn 1 0 不允许 Date31 基本RS触发器 ①忽略门电路的延迟 ②考虑门电路的延迟 1 1 0 1 1 0 0 0 功能表 S R Qn+1 Qn 1 0 不允许 Date32 n给基本RS触发器加上钟控控制 信号输入端可以构成钟控RS触发器 n当CP=0时,触发器不工作,此 时C、D门输出均为1,基本RS触发器 处于保持态。此时无论R、S如何变化 ,均不会改变C、D门的输出,故对状 态无影响。 n当CP=1时,触发器工作,其逻 辑功能如下: nR=0,S=1,Qn+1=1,触发器置 “1”; nR=1,S=0, Qn+1=0,触发器置 “0”; nR=S=0,Qn+1=Qn,触发器状态 不变; nR=S=1,触发器失效,工作时 不允许。 时钟控制R-S触发器 Q Q R S CP && RDSD QQ && CPRS B DC A Date33 n状态转移真值表 时钟控制R-S触发器状态表 R S Q nQ n+1说 明 0 0 0 0 0 1 0 1 保持 Q n+1=Q n 0 1 0 0 1 1 1 1 置1 Q n+1=1 1 0 0 1 0 1 0 0 置0 Q n+1=0 1 1 0 1 1 1 d d 禁止 Date34 n状态表、状态图 时钟控制R-S触发器状态图 00011110 01d0 11d01 0 Qn+1 RS Qn 01 01 10 00 10 00 01 RS Date35 n特征方程(状态方程) n当CP=1时 n当CP=0时 时钟控制R-S触发器状态方程 约束条件 Date36 n激励表 时钟控制R-S触发器激励表 Q n Q n+1R S 0 0 0 1 1 0 1 1 d 0 0 1 1 0 0 d Date37 n工作波形 时钟控制R-S触发器波形示意 初态 CP S R Q 置1禁用不定保持 空翻 Q 置0 Date38 基本RS触发器——钟控RS触发器比较 S R 0 0 0 1 1 0 1 1 Qn+1 Qn 0 1 不允许 钟控RS功能表 S R 1 1 0 1 1 0 0 0 Qn+1 Qn 1 0 不允许 基本RS功能表 Date39 n当CP=0时,触发 器不工作,触发器处 于维持状态 n当CP=1时,触发 器功能如下: nD=0,与非门D输 出为1,与非门C输出 为0,则Qn+1=0; nD=1,D门输出 为0,C门输出为1,则 Qn+1=1。 钟控D触发器 && RD SD QQ && CPD B DC A Q Q D CP Date40 n状态转移真值表 D触发器 D QnQn+1说 明 0 00 置0 0 10 1 01 置1 1 11 Date41 n状态表及状态图 D触发器 1 01 0 1 0 01 01 01 0 1 Q n+1 Q n D Date42 n特征方程(状态方程) n当CP=1时 n当CP=0时 D触发器 Date43 n激励表 D触发器 Qn → Qn+1D 0 0 0 1 1 0 1 1 0 1 0 1 Date44 n时序图 D触发器 CP D Q Date45 n当CP=0时,C、D 门封死,J、K变化对C 、D门输出无影响,始 终为1,触发器处于保 持态。 n当CP=1时,当J、 K为00、01、10时就是 RS触发器功能,当 JK=11时触发器状态必 定翻转。 J-K触发器 && RDSD QQ && CPJK Q Q J CP K AB C D Date46 n状态转移真值表 J-K触发器 J K QnQ n+1说明 J K QnQn+1说明 0 0 0 0 0 1 0 1 保持 100 101 1 1 置“1” 0 1 0 0 1 1 0 0 置“0” 110 111 1 0 翻转 Date47 n状态表及状态图 J-K触发器 Date48 n特征方程(状态方程) n当CP=1时 n当CP=0时 J-K触发器 Date49 n激励表 J-K触发器 Qn → Qn+1J K 0 0 0 1 1 0 1 1 0 d 1 d d 1 d 0 Date50 nT触发器具有两种逻 辑功能:保持和翻转。 n当T=0时,为保持 功能 n当T=1时,为翻转 功能 T触发器 && RDSD QQ && CPT Q Q T CP Date51 n状态转移真值表 T触发器 T Q nQ n+1 说 明 0 00保持 0 11 1 01翻转 1 10 Date52 n状态表及状态图 T触发器 01 01 10 0 1 Q n+1 Q n T Date53 n特征方程(状态方程) n当CP=1时 n当CP=0时 T触发器 Date54 n激励表 T触发器 Qn → Qn+1T 0 0 0 1 1 0 1 1 0 1 1 0 Date55 钟控触发也称电平触发 Cp=1 若触发器输入信号多次变化,则在一个CP周期 中触发器可能翻转多次(空翻),打破时间节拍。 钟控触发器一个CP周 期中触发器可能翻转 多次 S R 0 0 0 1 1 0 1 1 Qn+1 Qn 0 1 不允许 钟控RS功能表 空翻问题 Date56 n主从RS触发器 时钟控制主从R-S触发器 & & G1G2 Q Q & & G3G4 SCPR & & G5G6 & & G7G8 Q1 1 Q 1 G9 从触 发器 主触 发器 Date57 n主从RS触发器的时序图 时钟控制主从R-S触发器 Date58 主从JK触发器 逻辑电路图 CP=1:主触发器接受激励信号并 翻转稳定。 CP=0:从触发器接受主触发器状 态并翻转稳定。 主从JK触发器具有在一个时 钟周期只翻转一次的特性。 两步到位 Date59 激励信号干扰问题 主从触发器保证触发器具有在一个时钟 周期内只翻转一次的特性。但其对激励信号 要求在CP=1期间,激励端信号不发生变化 。如果cp=1的期间较长,激励端信号可能 发生干扰,电路处于非预期的状态? 边沿触发器可以解决这个问题 Date60 边沿触发型触发器,克服了主从触发器的缺点 ,结构设计比较合理。它对输入信号的要求极为宽 容,只要求激励端信号在CP的边沿附近保持稳定几 个延迟时间即可。因此,这样的触发器抗干扰能力 很强。 集成边沿触发器 边沿触发器分为:上升沿(正沿)触发或下降沿 (负沿)触发,输入端的信号在触发时间的前后几 个延迟时间内保持不变,便可以稳定地根据输入翻 转。 Date61 集成边沿触发器——负边沿JK触发器 CP=0时,Q n+1=Qn 不变; CP=1时,Q n+1=Qn 自锁不变 ; CP下降为0时刻, 利用时间差,从而实现 Q n+1随JK变化,即下降沿触发。 JK Qn+1 00 Qn 01 0 10 1 11 功能表 负沿JK触发器使用两个与或非门构成基本RS触 发器,用两个与非门组成输入控制门。后者的传 输延迟时间必须大于RS触发器的翻转时间。 Date62 集成边沿触发器——负边沿JK触发器 工作原理与状态方程推导: 此时输出次态还没变 Date63 集成边沿触发器——负边沿JK触发器 Q J Q C K 逻辑符号 Q CP J K 1 0 负边沿JK触发器波形图 1 11 11 0 0 00 JK Qn+1 00 Qn 01 0 10 1 11 功能表 CP=0时,Q n+1=Qn 不变; CP=1时,Q n+1=Qn 自锁不变 ; CP下降为0时刻, 利用时间差,从而实现 Q n+1随JK变化,即下降沿触发。 Date64 集成边沿触发器——维持阻塞D触发器 正边沿电路结构 正沿触发 Qn+1=D 状态方程 Qn+1=D=D1D2 逻辑符号 具有强制置1端和强制置0端 Date65 集成边沿触发器——维持阻塞D触发器 正沿触发 状态方程功能表 Qn+1=D=D1D2 Date66 双稳态触发器触发方式总结 电位(电平)触发方式:触发器在cp=1或cp=0期 间接受输入数据,翻转稳定。 主从触发方式:触发器在cp=1时接受输入数据,在 1变为0时(下跳沿),翻转稳定。 边沿触发方式:触发器在cp上升沿(正沿)或下降 沿接受输入数据并翻转稳定。 Date67 n不同逻辑功能触发器间的转换就是在已 有触发器的基础上,通过增加附加转换电路 ,使之转变成另一种类型的触发器。 触发器类型的相互转换 Date68 怎样用D触发器构成T触发器? Date69 怎样用D触发器构成JK触发器? Date70 怎样用JK触发器构成D触发器? Date71 怎样用JK触发器构成T触发器? Date72 怎样用T触发器构成D触发器? Date73 怎样用T触发器构成JK触发器? Date74
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