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常见EDA设计中的工程问题

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EDA设计中 EDA的问题
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第八章 常见EDA设计中的工程问题 第8章 常见EDA设计中的工程问题 在EDA设计中将会有许多实际工程问题需要考虑, 主 要有: n 触发器的建立时间和保持时间; n 局部组合逻辑竞争和冒险; n EDA设计中的同步电路、时钟问题; n 面积与速度之间的关系; n 低功耗设计原则; n 数字系统设计中的可编程器件的选择方案等。 1 建立时间和保持时间 n1)建立时间(setup time)是指在触发器的时 钟信号上升沿到来以前,数据稳定不变的时间, 如果建立时间不够,数据将不能在这个时钟上升 沿被打入触发器。 n 2)保持时间(hold time)是指在触发器的时 钟信号上升沿到来以后,数据稳定不变的时间, 如果保持时间不够,数据同样不能被打入触发器 。 2 竞争和冒险 n ( 1)毛刺的产生: n 由于CPLD内部通过连线和逻辑单元时,都有一定的延 时;信号的高低电平转换也需要一定的过渡时间。故 n在信号变化的瞬间,往往会出现一些不正确的尖峰信号, 这些尖峰信号称为“毛刺”。如果一个组合逻辑电路中有“ 毛刺”出现,就说明该电路存在“冒险”,就有可能出现错 误的逻辑运算结果。 n ( 2) 毛刺消除: n 消除毛刺信号是FPGA设计中的一个重要问题。毛刺问 题在电路连线上是找不出原因的,只能从逻辑设计上采取 措施加以解决。 n消除毛刺的一般方法有以下几种: n 1)利用冗余项消除毛刺; n 2)采样法 n 在输出信号的保持时间内,用一定宽度的高电平脉冲与 输出信号做逻辑“与”运算,由此获取输出信号的电平值。如 下图: 用逻辑“与”采样法 采样法仿真波形图 采样脉冲 毛刺信号 去除毛刺后 的输出信号 n 3)滤波法 n 增加输出滤波,在输出端接上小电容C可以滤除毛刺。 输入信号 组合逻辑 A A A’ A’ R C t t 毛刺 所谓同步电路,是指时序电路共享同一个时钟CLK, 所有操作都是在严格的时钟控制下完成的。而所有的状态 变化都发生在时钟的上升沿(或下降沿)。 n 一般利用同步电路来产生清除和置位信号。在用硬件 描述语言的设计中可以用如下的方式来描述: n同步清零源程序代码如下: n process n begin n wait until clk’event and clk='1'; n if rst='1' then n count'0'); n else n count=count+1; n end if; n end process; 4 时钟问题 n 在设计PLD时通常采用几种时钟类型。时钟 可分为如下四种类型:全局时钟、门控时钟、多 级逻辑时钟。 n PLD/FPGA都具有专门的全局时钟引脚,它 直接连到器件中的每一个寄存器。这种全局时钟 提供器件中最短的时钟到输出的延时。 n PLD/FPGA都具有专门的全局时钟引脚,它 直接连到器件中的每一个寄存器。这种全局时钟 提供器件中最短的时钟到输出的延时。 n 应尽量在设计项目中采用全局时钟。 5 面积与速度之间的关系 “面积”指的是一个设计消耗CPLD/FPGA 的逻辑资源 的数量。 “速度”指设计在芯片上稳定运行,所能够达到的最高频 率,由设计的时序状况决定。 面积(area)和速度(speed)这两个指标贯穿着 CPLD/FPGA设计的始终,是设计质量的评价的终极标准 。 设计目标:在满足设计时序要求(包含对设计频率的 要求)的前提下,占用最小的芯片面积;或者在所规定的 面积下,使设计时序频率更高。 6 低功耗设计原则 1) 可编程芯片的功耗包括静态功耗和动态功耗两部分 。 静态功耗:主要是可编程芯片在非激活状态下由漏电流 引起的。 动态功耗:主要是由于可编程芯片在激活状态下由芯片 内部节点或输入、输出引脚上的电平转换引起的。 2)可编程器件的功耗主要由以下因素决定: 芯片的供电电压、器件的结构、资源的利用率(互连 线、逻辑单元和I/O单元使用的数量)、时钟频率、信号 翻转速率、输出引脚的数量以及输出驱动负载的大小等。 n 3)集成设计中功耗优化基本可以概括为两种思路: n 一种是降低电源电压。 n 另一种是利用数字集成电路常用的低功耗设计原理,在电路设计 过程中,通过减小节点的电平转换次数和节点的负载电容之积,即减 少节点的有效转换电容来达到减小功耗的目的。 n 例如: n 在行为级设计上选择合适的算法(优化操作和编码); n 在结构级上选择合适的结构和划分(优化结构); n 在门级上选择合适的逻辑结构(优化逻辑); n。 允许时输入/输出引脚尽可能避免接上拉或下拉电阻(优化I/O )。 6 低功耗设计原则 7 可编程器件的选择原则 1) 从系统设计角度的目标器件选择原则 : 主流芯片原则: 器件的价格往往并不是完全和器件的容量、速 度成比例关系,而是和该器件是否是目前的主流 推广器件有关。 多片系统原则: 如果系统的局部适用于CPLD,另一局部适用 于FPGA,则完全可采用多器件的复合系统结构 ,既有利于降低成本,又能加快设计进程。 一般情况下: 利用FPGA芯片资源丰富的特点,完成各种算法、运算 、控制、时序逻辑等功能, 提高集成度; 利用CPLD芯片速度快、保密性好的特点,完成快速译 码、控制、加密等逻辑功能。 7 可编程器件的选择原则 2) 从器件资源角度的目标器件选择原则: n 器件的逻辑资源和目标系统的逻辑需求相匹配; n 器件的I/O脚的数目需满足目标系统的要求; n 系统的时钟频率要满足器件元胞、布线的时延限制要求。 7 可编程器件的选择原则 3) 从器件管脚来确定 在用户系统的FPGA设计实现中,一般的规则是: ●尽量避免人为固定I/O管脚; ●应尽量避免将相关的I/O管脚集中固定于相互靠近的位 置; ●根据需要,适当考虑使用或禁止双功能配置脚; ●在FPGA设计实现中,应该注意到I/O管脚的固定一般 有先从左到右,再从上到下的设定习惯; ●根据逻辑容量的限制,来决定输入和输出接脚相互分隔 的距离。 7 可编程器件的选择原则 第八章 结束
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