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数码管动态显示电路1

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江苏大学计算机学院 数字逻辑实验教程 数码管动态显示电路设计 一、实验目的 1.了解数码管的工作原理。 2.学习七段数码管显示译码器的设计。 3.学习VHDL的CASE语句及多层次设计方法。 二、实验原理 七段数码管是电子开发过程中常用的输出显示设备。实验箱 中七段数码管采用共阴极,当数码管的中的哪一个段被输入 高电平,则相应的这一段被点亮。四位一体的七段数码管在 单个静态数码管的基础上加入了用于选择哪一位数码管的位 选信号端口。 江苏大学计算机学院 数字逻辑实验教程 八个数码管的a、b、c、d、e、f、g、dp都连在了一起 ,8个数码管分别由各自的位选信号来控制,被选通的 数码管显示数据,其余关闭。 这样对于一组数码管动态扫描显示需要有两组信号来 控制:一组是字段输出口输出的字形代码,用来控制显 示的字形,称为段码;另一组是位输出口的控制信号, 用来选择第几位数码管工作,称为位码。 江苏大学计算机学院 数字逻辑实验教程 三.实验内容 本实验要求完成的任务是在时钟信号的作用下,通过输入的 键值在数码管上显示相应的键值。在实验中时,选择合适 的时钟作为扫描时钟,用四个拨动开关做为输入,当四个 拨动开关置为一个二进制数时,在数码管上显示其十六进 制的值。 江苏大学计算机学院 数字逻辑实验教程 四、参考源程序 五、管脚锁定 1.时钟的锁定 2.输入输出引脚的锁定 六、实验思考与提高 该实验八个动态数码管显示的数字是同样的数字,它 是使用输入端口来指定的,请各位同学思考假设要求8个 数码管显示不同的数字或符号,应该怎样做,如何修改程 序。 江苏大学计算机学院 数字逻辑实验教程 参考源代码 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity dtsm is port( clk : in std_logic; --定义动态扫描时钟信号 k : in std_logic_vector(3 downto 0); --定义四位输入信号 ledag : out std_logic_vector(6 downto 0); --定义七位输出信号 del : buffer std_logic_vector(2 downto 0) --定义八位数码管位置显示 信号 ); end dtsm; architecture beha of dtsm is Signal key:std_logic_vector(3 downto 0); begin 江苏大学计算机学院 数字逻辑实验教程 process(clk) variable dount : std_logic_vector(2 downto 0); begin if clk'event and clk='1' then --检测时钟上升沿 dount:=dount+1; --计数器dount累加 end if; delkeykeykeykeykeykeykeykey ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag null; end case; end process; end beha;
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