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第7章中规模通用集成电路及其应用

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第7章 中规模通用集成电路及其应用 第七章 中规模通用集成电路及其应用 第 七 章 中规模通用集成电路及其应用 中规模通用集成电路及其应用 第七章中规模通用集成电路及其应用 第七章 中规模集成电路
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第七章 中规模通用集成电路及其应用 第七章 中规模通用集成电路及其应用 1 第七章 中规模通用集成电路及其应用 集成电路由SSI发展到MSI、LSI和VLSI,使单个芯片 容纳的逻辑功能越来越强。 l在SSI中仅是基本器件(如逻辑门或触发器)的集成 l在MSI中是逻辑部件(如译码器、寄存器等)的集成 l在LSI和VLSI中则是一个数字子系统或整个数字系统(如 微处理器)的集成 采用中、大规模集成电路组成数字系统具有体积小、 功耗低、可靠性高等优点,且易于设计、调试和维护。￿ 2 第七章 中规模通用集成电路及其应用 本章知识要点: ● 熟悉常用中规模通用集成电路的逻辑符号、基本 逻辑功能、外部特性和使用方法; ● 用常用中规模通用集成电路作为基本部件,恰当 地、灵活地、充分地利用它们完成各种逻辑电路 的设计,有效地实现各种逻辑功能。 3 第七章 中规模通用集成电路及其应用 7.1 常用中规模组合逻辑电路 使用最广泛的中规模组合逻辑集成电路有二进制并行加 法器、译码器、编码器、多路选择器和多路分配器等。 一、定义义 二进制并行加法器:是一种能并行产生两个二进制数 算术和的组合逻辑部件。 7.1.1 二进制并行加法器 按其进位方式的不同,可分为串行进位二进制并行加 法器和超前进位二进制并行加法器两种类型。 二、类型及典型产品 4 第七章 中规模通用集成电路及其应用 1.串行进位二进制并行加法器: 由全加器级联构成,高位的进位输出依赖于低位的进 位输入。典型芯片有四位二进制并行加法器T692。 FA3 FA2 FA1 F4 F3 F2 F1 C1 C2 C3 FC4 FA4 C0 B1 A1 B2 A2 B3 A3 B4 A4 T692的结构框图 5 第七章 中规模通用集成电路及其应用 串行进位二进制并行加法器的特点: u 被加数和加数的各位能同时并行到达各位的输入端, u 各位全加器的进位输入按照由低位向高位逐级串行传 递,各进位形成一个进位链。 u最高位必须等到各低位全部相加完成,并送来进位信号 之后才能产生运算结果。 串行进位二进制并行加法器的缺点: 运算速度较慢,而且位数越多,速度就越低。 6 第七章 中规模通用集成电路及其应用 如何提高加法器的运算速度? 必须设法减小或去除由于进位信号逐级传送所 花费的时间,使各位的进位直接由加数和被加数来 决定,而不需依赖低位进位。根据这一思想设计的 加法器称为超前进位(又称先行进位)二进制并行加 法器。 7 第七章 中规模通用集成电路及其应用 四位二进制并行加法器的构成思想如下: 2.超前进位二进制并行加法器: 根据输入信号同时形成各位向高位的进位,然后同时产 生各位的和。通常又称为先行进位二进制并行加法器或者并 行进位二进制并行加法器。典型芯片有四位二进制并行加法 器74283。 由全加器的结构可知, 第i位全加器的进位输出函数表 达式为 8 第七章 中规模通用集成电路及其应用 当 i=1、2、3、4时,可得到4位并行加法器各位的进位 输出函数表达式为: 令 (进位传递函数) (进位产生函数) 则有 由于C1~C4是Pi、Gi和C0的函数,即Ci=f(Pi,Gi,C0),而Pi、Gi又是 Ai、Bi的函数,所以,在提供输入Ai、Bi和C0之后,可以同时产生C1~C4。 通常将根据Pi、Gi和C0形成C1~C4的逻辑电路称为先行进位发生器。 9 第七章 中规模通用集成电路及其应用 三、四位二进制并行加法器的外部特性和逻辑符号 图中,A4、A3、A2、A1 ------- 二进制被加数; B4、B3、 B2、B1 ------- 二进制加数; F4、 F3、 F2、 F1 ------相加产生的和数;￿￿ C0 --------------------来自低位的进位输入; FC4 -------------------向高位的进位输出。 10 第七章 中规模通用集成电路及其应用 二进制并行加法器除实现二进制加法运算外 ,还可实现代码转换、二进制减法运算、二进制 乘法运算、十进制加法运算等功能。 四、应用举例 11 第七章 中规模通用集成电路及其应用 例1 用4位二进制并行加法器设计一个将8421 码转换成余3码的代码转换电路。 解 根据余3码的定义可知,余3码是由8421码 加3后形成的代码。所以,用4位二进制并行加法器 实现8421码到余3码的转换,只需从4位二进制并行 加法器的输入端A4、A3、A2和A1输入8421码,而从 输入端B4、B3、B2和B1输入二进制数 0011,进位输 入端C0接上“0”,便可从输出端F4、F3、F2和F1得 到与输入8421码对应的余3码。 12 第七章 中规模通用集成电路及其应用 实现给定功能的逻辑电路图如下图所示。 13 第七章 中规模通用集成电路及其应用 例2 用4位二进制并行加法器设计一个4位二进制并行 加法/减法器。 解 分析:根据问题要求,设减法采用补码运算,并令 A = a4a3a2a1 ----- 为被加数(或被减数); B = b4b3b2b1 ----- 为加数(或减数); S = s4s3s2s1 ----- 为和数(或差数); M----------为功能选择变量.当M=0时,执行A+B; 当M=1时,执行A-B。 由运算法则可归纳出电路功能为: 当M=0时,执行 a4a3a2a1+b4b3b2b1+ 0 (A+B) 当M=1时,执行 a4a3a2a1+ + 1 (A-B) 14 第七章 中规模通用集成电路及其应用 可用一片4位二进制并行加法器和4个异或门实现上述逻 辑功能。 具体实现: 将4位二进制数a4a3a2a1直接加到并行加法器的A4A3A2A1 输入端,4位二进制数 b4b3b2b1 分别和M异或后加到并行加 法器的 B4B3B2B1 输入端。并将M同时加到并行加法器的 C0 端。 M=0: Ai=ai ,Bi=bi , C0=0 实现a4a3a2a1 + b4b3b2b1 + 0 (即A+B); M=1: Ai=ai,Bi= , C0=1, 实现 a4a3a2a1+ + 1(即A-B)。 15 第七章 中规模通用集成电路及其应用 实现给定功能的逻辑电路图如下: 16 第七章 中规模通用集成电路及其应用 例3 用一个4位二进制并行加法器和六个与门设计一个 乘法器,实现A×B,其中 A = a3a2a1 , B = b2b1 。 解 根据乘数和被乘数的取值范围,可知乘积范围处在 0~21之间。故该电路应有5个输出,设输出用Z5 Z4 Z3 Z2 Z1表示,两数相乘求积的过程如下:￿￿ 被乘数￿￿ a3 a2 a1 ×) 乘数 b2 b1 a3b1 a2b1 a1b1 +) a3b2 a2b2 a1b2 乘积 Z5 Z4 Z3 Z2 Z1 17 第七章 中规模通用集成电路及其应用 因为: n “积”项aibj可 用两输入与门实现 。 n对部分积求和可用 并行加法器实现。 所以:该乘法运算 电路可由6个两输入与 门和1个4位二进制并行 加法器构成。 逻辑电路图如右图 所示。 b1 b2 F4 F3 F2 F1 FC4 T 693 C0 A4 A3 A2 A1 B4 B3 B2 B1 &&&&&& a3a2a1 a3a2a1 0 0 Z5 Z4 Z3 Z2 Z1 18 第七章 中规模通用集成电路及其应用 例4 用4位二进制并行加 法器设计一个用余3码表示的 1位十进制数加法器。 解 根据余3码的特点 ,两个余3码表示的十进制 数相加时,需要对相加结 果进行修正:若相加结果无进 位产生,则“和”需要减3;若 相加结果有进位产生,则“和” 需要加3。 据此,可用两片4位二进制并行 加法器和一个反相器实现给定功能, 逻辑电路如右图所示。 图中,片Ⅰ用来对两个1位十进制数的余3 码进行相加,片Ⅱ用来对相加结果进行修正。 19 第七章 中规模通用集成电路及其应用 思考题 • 若用用4位二进制并行加法器74283设计一 个用8421码表示的1位十进制数加法器,应 如何设计? • 若用74283实现二进制数加法/减法器,即被 加数和加数均为二进制数,和的范围为 0~30,结果用十进制数显示。如何实现? (此题可以作为课程设计) 20 第七章 中规模通用集成电路及其应用 解答: • 由于输入是8421码,表示十进制数字0~9。 • 两个8421码相加产生的和范围:0~18。 • 和为10~19时,需要使用第2片74283对结果 修正。即:加上0110(减去10)。 • 修正标志Q1: Q1= FC4+F4(F3+F2 ) =FC4+F4F3+F4F2 Q1=1,需要修正,+0110; Q1=0,不需要修正,+0000. 21 第七章 中规模通用集成电路及其应用 运算真值表 22 第七章 中规模通用集成电路及其应用 逻辑电路图 23 第七章 中规模通用集成电路及其应用 仿真图 24 第七章 中规模通用集成电路及其应用 7.1.2 译码器和编码器 译码器的功能是对具有特定含义的输入代码进行“翻 译”,将其转换成相应的输出信号。 译码器(Decoder)和编码器(Encoder)是数字系统中广泛 使用的多输入多输出组合逻辑部件。 一、译码器 译码器的种类很多,常见的有二进制译码器、二-十进 制译码器和数字显示译码器。 25 第七章 中规模通用集成电路及其应用 1.二进制译码器 ▲ 二进制译码器一般具有n个输入端、2n个输出端和一个 (或多个)使能输入端; 二进制译码器:能将n个输入变量变换成2n个输出函 数,且输出函数与输入变量构成的最小项具有对应关系的 一种多输出组合逻辑电路。 (1)特点 : ▲ 使能输入端为有效电平时,对应每一组输入代码,仅一 个输出端为有效电平,其余输出端为无效电平。 ▲ 有效电平可以是高电平(称为高电平译码),也可以是低 电平(称为低电平译码)。 26 第七章 中规模通用集成电路及其应用 常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8 线(3输入8输出)译码器和4-16线(4输入16输出)译码器等。 图(a)、(b)所示分别是74138型3-8线译码器的管脚排列图和 逻辑符号。 (2)典型芯片 图中, A2、A1、A0 --- 输入端; --- 输出端; --- 使能端。 27 第七章 中规模通用集成电路及其应用 74138译码器真值表 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 0 d d d d d 1 d d d 输 出 输 入 S1 A2 A1 A0 可见,当 时时,无论论A2、A1和A0取何值值,输输出 ┅ 中有且仅仅有一个为为0(低电电平有效),其余都是1。 28 第七章 中规模通用集成电路及其应用 29 第七章 中规模通用集成电路及其应用 2.二-十进制译码器 功能:将4位BCD码码的10组组代码码翻译译成10个十进进制数字符号对应对应 的输输出信号 。 例如,常用芯片7442是一个将8421码转换码转换 成十进进制数字的译码译码 器, 芯片引脚图图和逻辑逻辑 符号如下。 该译码该译码 器的输输出为为低电电平有效。其次,对对于8421码码中不允许许出现现的6 个非法码码(1010~1111),译码译码 器输输出端 ~ 均无低电电平信号产产生 ,即译码译码 器对这对这 6个非法码码拒绝绝翻译译。 30 第七章 中规模通用集成电路及其应用 功能:数字显显示译码译码 器是驱动显驱动显 示器件(如荧荧光数码码管、 液晶数码码管等)的核心部件,它可以将输输入代码转换码转换 成相应应 数字,并在数码码管上显显示出来。 3.数字显示译码器 常用的数字显示译码器:七段数字显显示译码译码 器和八段数 字显显示译码译码 器。 例如,中规规模集成电电路74LS48,是一种常用的七段显显示 译码译码 器,该该电电路的输输出为为低电电平有效,即输输出为为0时时,对应对应 字段点亮;输输出为为1时对应时对应 字段熄灭灭。该译码该译码 器能够驱动够驱动 七 段显显示器显显示0~15共16个数字的字形。输输入A3、A2、A1和A0 接收4位二进进制码码,输输出Qa、Qb、Qc、Qd、Qe、Qf和Qg分别驱别驱 动动七段显显示器的a、b、c、d、e、f和g段。 (教材中给给出的74LS48的输出为高电平有效。) 31 第七章 中规模通用集成电路及其应用 七段译码显译码显 示原理图图如图图(a)所示,图图(b)给给出了七段 显显示笔画与0~15共16个数字的对应对应 关系。 32 第七章 中规模通用集成电路及其应用 4.译码器应用举例 译码译码 器在数字系统统中的典型用途:实现实现 存储储器的地址译译 码码、控制器中的指令译码译码 、代码码翻译译、显显示译码译码 等,还还可实实 现现各种组组合逻辑逻辑 功能。 33 第七章 中规模通用集成电路及其应用 例2 用译码译码 器74138和适当的与非门实现门实现 全减器的功能 。 全减器:能实现对被减数、减数及来自相邻低位的借位进 行减法运算,产生本位差及向高位借位的逻辑电路。 解 令:被减数用Ai表示、减数用Bi表示、来自低位的借位 用Gi-1表示、差用Di表示、向相邻高位的借位用Gi表示。框图: 差Di 向高位 借位Gi 全 减 器 被减数Ai 减数Bi 低位借位Gi-1 34 第七章 中规模通用集成电路及其应用 全减器真值表 1 0 0 0 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 1 1 0 1 0 0 0 0 0 1 0 1 0 0 1 1 输 出 Di￿￿ Gi 输 入 Ai Bi Gi-1 输 出 Di￿￿ Gi 输 入 Ai Bi Gi-1 由真值表可写出差数Di和借位Gi的逻辑表达式为: 根据全减器的功能,可得到全减器的真值值表如下表所示。 35 第七章 中规模通用集成电路及其应用 全减器的输入变量Ai Bi Gi-1依次与译码器的输入A2、A1 、A0相连接,译码器使能输入端接固定工作电平,可在译码 器输出端得到输入变量的最小项之“非”。根据全减器的输 出函数表达式,将相应最小项的“非”送至与非门输入端, 便可实现全减器的功能。 36 第七章 中规模通用集成电路及其应用 例3 用译码器和与非门实现逻辑函数 F(A,B,C,D)=∑m(2,4,6,8,10,12,14) 解 给给定的逻辑逻辑 函数有4个逻辑变逻辑变 量,显显然可采用上 例类类似的方法用一个4-16线线的译码译码 器和与非门实现门实现 。 能否用3-8译码器实现呢? 能!只要充分利用译码译码 器的使能输输入端,便可用3-8 线译码线译码 器实现实现 4变变量逻辑逻辑 函数。 方法:用译码译码 器的一个使能端作为变为变 量输输入端,将两 个3-8线译码线译码 器扩扩展成4-16线译码线译码 器。具体如下: (1)将给给定函数变换为变换为 : 37 第七章 中规模通用集成电路及其应用 (2)将逻辑变逻辑变 量B、C、D分别别接至片Ⅰ和片Ⅱ的输输入端A2、 A1、A0,逻辑变逻辑变 量A接至片Ⅰ的使能端 和片Ⅱ的使能端S1。 逻辑电逻辑电 路图图如下图图所示。 38 第七章 中规模通用集成电路及其应用 类型:编码编码 器按照被编编信号的不同特点和要求,有各 种不同的类类型,最常见见的有二-十进进制编码编码 器(又称十进进制 -BCD码编码码编码 器)和优优先编码编码 器。 功能:编码编码 器的功能恰好与译码译码 器相反,是对输对输 入信 号按一定规规律进进行编编排,使每组输组输 出代码码具有其特定的含 义义。 二、编码器 1.二-十进制编码器 (1) 功能:将十进进制数字0~9分别编码别编码 成4位BCD码码。 39 第七章 中规模通用集成电路及其应用 这这种编码编码 器由10个输输入端代表10个不同数字,4个输输出 端代表相应应BCD代码码。结结构框图图如下: (2)结结构框图图 二十进制编码器 0 9 BCD码 …… 注意:二-十进进制编编 码码器的输输入信号是互斥的, 即任何时时候只允许许一个输输 入端为为有效信号。 最常见见的有8421码编码码编码 器,例如,按键键式8421码编码码编码 器(详见详见 教材中有关内容)。 40 第七章 中规模通用集成电路及其应用 2.优优先编码编码 器 (1) 功能:识别输识别输 入信号的优优先级别级别 ,选选中优优先级级 别别最高的一个进进行编码编码 ,实现优实现优 先权权管理。 优优先编码编码 器是数字系统统中实现优实现优 先权权管理的一个重要 逻辑逻辑 部件。它与上述二-十进进制编码编码 器的最大区别别是,优优 先编码编码 器的各个输输入不是互斥的,它允许许多个输输入端同时时 为为有效信号。 优优先编码编码 器的每个输输入具有不同的优优先级别级别 ,当多个 输输入信号有效时时,它能识别输识别输 入信号的优优先级别级别 ,并对对 其中优优先级别级别 最高的一个进进行编码编码 ,产产生相应应的输输出代 码码。 (2)典型芯片:MSI优先编码器74LS148 。 41 第七章 中规模通用集成电路及其应用 图图中,I0~I7为为8个输输入端,QA、QB 和QC为为3位二进进制码输码输 出,因此,称它为为 8-3线优线优 先编码编码 器, 图图 (a)、(b)所示为为常见见MSI优优先编编 码码器74LS148的管脚排列图图和逻辑逻辑 符号。 外部特性: ● 输输入I0~I7和输输出QA、QB、QC的 有效工作电电平均为为低电电平。 ● 在I0~I7输输入端中,下角标标号 码码越大的优优先级级越高。 该芯片各引脚都是低电平有效 42 第七章 中规模通用集成电路及其应用 ● IS为为工作状态选择态选择 端(或 称允许输许输 入端),当IS = 0时时 ,编码编码 器工作,反之不进进行 编码编码 工作; OS为为允许输许输 出端,当允许编许编 码码(即IS=0)而无信号输输入时时, OS为为0。 OEX为编码为编码 群输输出端,允许编许编 码码且有信号输输入(即I0~I7中 至少有一个为为0)时时,OEX才为为0 。 该芯片各引脚都是低电平有效 43 第七章 中规模通用集成电路及其应用 74LS148真值表 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 1 1 d d d d d d d d 0 1 1 1 1 1 1 1 1 0 d d d d d d d 0 0 d d d d d d 0 1 0 d d d d d 0 1 1 0 d d d d 0 1 1 1 0 d d d 0 1 1 1 1 0 d d 0 1 1 1 1 1 0 d 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 输 出 QC QB QA OEX OS 输 入 IS I0 I1 I2 I3 I4 I5 I6 I7 44 第七章 中规模通用集成电路及其应用 解 设设: IZ15~IZ0-------为为16个不同的中断请请求信号,下 标码标码 越大,优优先级别级别 越高; QZDQZCQZBQZA------为为中断请请求信号的编码输编码输 出, 输输入和输输出均为为低电电平有效; IZS-------------为为允许输许输 入端; OZS ------------为为允许输许输 出端; OZEX-------------为编码为编码 群输输出端。 例 用优优先编码编码 器74LS148设计设计 一个能裁决16级级不同中 断请请求的中断优优先编码编码 器。 3.应用举例 45 第七章 中规模通用集成电路及其应用 图中,中断优先编码器的允许 输入端IZS接片Ⅱ的IS端。IZS为0时, 片Ⅱ处于工作状态。 若IZ15~IZ8中有中断请求信号, 则输出OS为1,OEX为0,OS接到片Ⅰ 的IS端,使片Ⅰ不工作,其输出均 为1,实现对IZ15~IZ8中优先级最高 中断请求信号进行编码; 若IZ15~IZ8中无中断请求信号, 则片Ⅱ的OEX(即QZD)及QC、QB、QA均 为1,OS为0,使片Ⅰ的IS为0,片Ⅰ 处于工作状态,实现对IZ7~IZ0中优 先级最高中断请求信号编码。 46 第七章 中规模通用集成电路及其应用 7.1.3 多路选择选择 器和多路分配器 多路选择选择 器和多路分配器基本功能: 完成对对多路数据的选择选择 与分配、在公共传输线传输线 上实现实现 多路数据的分时传时传 送。完成数据的并串转转换换、序列信号产产 生等多种逻辑逻辑 功能以及实现实现 各种逻辑逻辑 函数功能。 多路选择选择 器(Multiplexer)又称数据选择选择 器或多路开 关,常用MUX表示。它是一种多路输输入、单单路输输出的组组合 逻辑电逻辑电 路。 一、多路选择器 47 第七章 中规模通用集成电路及其应用 1.逻辑逻辑 特性 (1) 逻辑功能:从多路输入中选中某一路送至输出端, 输出对输入的选择受选择控制量控制。通常,一个具有2n路 输输入和一路输输出的多路选择选择 器有n个选择选择 控制变变量,控制变变 量的每种取值组值组 合对应选对应选 中一路输输入送至输输出。 (2) 构成思想 多路选择选择 器的构成思想相当于一个单单刀多掷掷开关,即 … 输入 输出 48 第七章 中规模通用集成电路及其应用 2.典型芯片 常见见的MSI多路选择选择 器有4路选择选择 器、8路选择选择 器和16路 选择选择 器。 (1) 四路数据选择选择 器74153 图图(a)、(b)是型号为为74153的双4路选择选择 器的管脚排列图图 和逻辑逻辑 符号。该该芯片中有两个4路选择选择 器。其中,D0~D3为为数 据输输入端;A1、A0为选择为选择 控制端;Y为输为输 出端;G为为使能端。 49 第七章 中规模通用集成电路及其应用 (2)四路数据选择器74153的功能表 74153的功能表 D0 D1 D2 D3 D0 d d d d D1 d d d d D2 d d d d D3 0 0 0 1 1 0 1 1 输 出 Y 数 据 输 入 D0 D1 D2 D3 选择控制输入 A1 A0 (3) 74153的输输出函数表达式 式中,mi为选择变为选择变 量A1、A0组组成的最小项项,Di为为i端的输输入数据, 取值值等于0或1。 50 第七章 中规模通用集成电路及其应用 类类似地,可以写出2n路选择选择 器的输输出表达式为 式中,mi为选择为选择 控制变变量An-1,An-2,…,A1,A0组组成的 最小项项;Di为为2n路输输入中的第i路数据输输入,取值值0或1。 3.应用举例 多路选择选择 器除完成对对多路数据进进行选择选择 的基本功能外 ,在逻辑设计逻辑设计 中主要用来实现实现 各种逻辑逻辑 函数功能。 51 第七章 中规模通用集成电路及其应用 (1) 用具有n个选择变量的多路选择器实现n个变量函数 例1 用多路选择器实现以下逻辑函数的功能: F(A,B,C)=∑m(2,3,5,6) 解 由于给定函数为一个三变量函数故可采用8路数据选 择器实现其功能,假定采用8路数据选择器74152实现。 方案:将变量A、B、C依次作为8路数据选择选择 器的选择变 量,令8路数据选择器的 D0=D1=D4=D7=0,而D2=D3=D5=D6=1即可 。 52 第七章 中规模通用集成电路及其应用 用8路选择选择 器实现给实现给 定函数的逻辑电逻辑电 路图图,如下图图所示。 上述方案给给出了用具有n个选择选择 控制变变量的多路选择选择 器 实现实现 n个变变量函数的一般方法。该该方法可通过过比较较8路数据选选 择择器的输输出表达式和给给定函数表达式得到验证验证 。 53 第七章 中规模通用集成电路及其应用 逻辑逻辑 函数F的表达式为为 : 比较较上述两个表达式可知:要使W=F,只需令 A2=A,A1=B,A0=C且D0=D1=D4=D7=0,而D2=D3=D5=D6=1即可。 八路数据选择器的输出函数表达式为: 54 第七章 中规模通用集成电路及其应用 (2)用具有n个选择选择 控制变变量的多路选择选择 器实现实现 n+1个 变变量的函数 一般方法:从函数的n+1个变量中任选n个作为MUX的选 择控制变量,并根据所选定的选择控制变量将函数变换成 的形式 ,以确定各数据输入Di。假定剩余变量为X,则Di 的取值只可能是0、1、X或 X 四者之一。 55 第七章 中规模通用集成电路及其应用 例2 假定采用4路数据选择器实现逻辑函数 F(A,B,C)=∑m(2,3,5,6) 解 首先从函数的3个变变量中任选选2个作为选择为选择 控制变变 量,然后再确定选择选择 器的数据输输入。 假定选选A、B与选择选择 控制端A1、A0相连连,则则可将函数F的 表达式表示成如下形式: 56 第七章 中规模通用集成电路及其应用 显显然,要使4路选择选择 器的输输出W与函数F相等,只需 、 、 、 。据此,可作出用4路选择选择 器74153 实现给实现给 定函数功能的逻辑电逻辑电 路图图。 据此,可作出实现给实现给 定函数功能的逻辑电逻辑电 路如下图图所示。 选择控制变量不同,将使数据输入不同。假设选用AC与控 制端相连,逻辑电路将会如何? 57 第七章 中规模通用集成电路及其应用 当函数的变变量数比MUX的选择选择 控制变变量数多两个以上时时, 一般需要加适当的逻辑门辅逻辑门辅 助实现实现 。在确定各数据输输入时时, 通常借助卡诺图诺图 。 (3) 用具有n个选择选择 控制变变量的多路选择选择 器实现实现 n+1个以 上变变量的函数 例3 用4路选择器实现4变量逻辑函数 F(A,B,C,D)=∑m(1,2,4,9, 10,11,12,14,15) 的逻辑功能。 解 用4路选择选择 器实现该实现该 函数时时,应应从函数的4个变变量中选选 出2个作为为MUX的选择选择 控制变变量。原则则上讲讲,这这种选择选择 是任意 的,但选择选择 合适时时可使设计简设计简 化。 58 第七章 中规模通用集成电路及其应用 ① 选选用变变量A和B作为选择为选择 控制变变量 假定选选用变变量A和B作为选择为选择 控制变变量,首先作出函数 的卡诺图诺图 如图图(a)所示。 图中, A、B两个选择变选择变 量 按其组组合将原卡诺图诺图 划分为为4个 2变变量子卡诺图诺图 (对应变对应变 量C和D ,如图图中虚线线所示)。 各子卡诺图诺图 所示的函数就是 与其选择选择 控制变变量对应对应 的数据 输输入函数Di。 求数据输输入函数Di时时,函数 化简简可以在子卡诺图诺图 中进进行。 59 第七章 中规模通用集成电路及其应用 注意:由于一个数 据输输入对应选择对应选择 控制变变 量的一种取值组值组 合,因 此,化简简只能在相应应的 子卡诺图诺图 内进进行,即不 能越过图过图 中虚线线。 分别别化简图简图 (a)中的每个子卡诺图诺图 中的1方格,见图见图 中 实线实线 圈(标标注这这些圈对应对应 的“与”项时应项时应 去掉选择选择 控制变变 量),即可得到各数据输输入函数Di分别为别为 60 第七章 中规模通用集成电路及其应用 据此,可得到实现给实现给 定函 数的逻辑电逻辑电 路图图如图图 (b)所示 。除4路选择选择 器外,附加了4个 逻辑门逻辑门 。 如果选选用变变量B和C作为选择为选择 控 制变变量,则则各数据输输入函数对应对应 的 子卡诺图诺图 (对应变对应变 量A和D)如图图(c)所 示。化简简后,可得到各数据输输入函数 为为: ② 选用变量B和C作为选择控制 变量 61 第七章 中规模通用集成电路及其应用 相应逻辑电应逻辑电 路图图如 图图 (d)所示,只附加一个 与非门门。显显然,实现给实现给 定函数用B、C作为选择为选择 控 制变变量更简单简单 。 由上述可见见,用n个选择选择 控制变变量的MUX实现实现 m个变变量 (m-n≥2)的函数时时,MUX的数据输输入函数Di一般是2个或2个 以上变变量的函数。函数Di的复杂杂程度与选择选择 控制变变量的确 定相关,只有通过对过对 各种方案的比较较,才能从中得到最简简 单单而且经济经济 的方案。 62 第七章 中规模通用集成电路及其应用 对对上例,也可采用代数法: ① 选用变量A和B作为选择控制变量 63 第七章 中规模通用集成电路及其应用 ② 选用变量C和D作为选择控制变量 64 第七章 中规模通用集成电路及其应用 解 假定选选取函数变变量A、B作为为MUX的选择选择 控制变变量A1 、A0,可作出F1、F2的卡诺图诺图 如图图所示。 例4 用一片T580双4路选择器实现4变量多输出函数。 函数表达式为 F1(A,B,C,D)=∑m(0,1,5,7,10,13,15)￿￿ F2(A,B,C,D)=∑m(8,10,12,13,15) 65 第七章 中规模通用集成电路及其应用 图中,Di对应的子卡诺图即为卡诺图的各列。若令 T580的1W=F1,2W=F2,则化简后可得 实现函数F1和F2的电路连接图如下图所示。 66 第七章 中规模通用集成电路及其应用 二、多路分配器 多路分配器(Demultiplexer)又称数据分配器,常用 DEMUX表示。 多路分配器的结结构与多路选择选择 器正好相反,它是一种 单输单输 入、多输输出组组合逻辑逻辑 部件,由选择选择 控制变变量决定输输 入 从哪一路输输出。如图图所示为为4路分配器的逻辑逻辑 符号。 图图中,D为为数据输输入端 ,A1、A0为选择为选择 控制输输 入端,f0 ~ f3为为数据输输 出端。 67 第七章 中规模通用集成电路及其应用 四路分配器功能表 D 0 0 0 0 D 0 0 0 0 D 0 0 0 0 D 0 0 0 1 1 0 1 1 f0 f1 f2 f3 A1 A0 由功能表可知,4路分配器的输输出表达式为为 式中,mi(i=0~3)是选择选择 控制变变量的4个最小项项。 ; ; 68 第七章 中规模通用集成电路及其应用 以上对对几种最常用的MSI组组合逻辑电逻辑电 路进进行了介绍绍,在 逻辑设计时逻辑设计时 可以灵活使用这这些电电路实现实现 各种逻辑逻辑 功能。 多路分配器常与多路选择选择 器联联用,以实现实现 多通道数据分 时传时传 送。例如,利用一根数据传输线传输线 分时传时传 送8路数据的示 意图图如下图图所示。图中,在公共选择选择 控制变变量ABC的控制下, 分时实现实现 Di—fi的传传送(i=0~7)。 69 第七章 中规模通用集成电路及其应用 解 设设比较较的两个3位二进进制数分别为别为 ABC和XYZ,将译译 码码器和多路选择选择 器按图图所示进进行连连接,即可实现实现 ABC和XYZ 的等值值比较较。 例5 用8路选择选择 器和3-8线译码线译码 器构造一个3位二进进制 数等值值比较较器。 图中,若 ABC=XYZ,则则多路 选择选择 器的输输出 F=0,否则则F=1。 用类类似方法 ,采用合适的译译 码码器和多路选择选择 器可构成多位二 进进制数比较较器。 70 第七章 中规模通用集成电路及其应用 7.2.1 计计数器 1.什么是计计数器? 广义义地说说,计计数器是一种能在输输入信号作用下依次通过过 预预定状态态的时时序逻辑电逻辑电 路。 就常用的集成电电路计计数产产品而言,可以对对其定义义如下: 计计数器:是一种对输对输 入脉冲进进行计计数的时时序逻辑电逻辑电 路, 被计计数的脉冲信号称作“计计数脉冲”。 7.2 常用中规规模时时序逻辑电逻辑电 路 数字系统中最典型的时序逻辑电路是计数器和寄存器。 71 第七章 中规模通用集成电路及其应用 2.计数器的种类 计数器的种类很多,通常有不同的分类方法。 (1)按其工作方式可分为同步计数器和异步计数器; (2)按其进位制可分为二进制计数器、十进制计数器和任 意进制计数器; (3)按其功能又可分为加法计数器、减法计数器和加/减可 逆计数器等。 3.功能 一般具有计数、保存、清除、预置等功能。 计计数器在运行时时,所经历经历 的状态态是周期性的,总总是在有 限个状态态中循环环,通常将一次循环环所包含的状态总态总 数称为计为计 数器的“模”。 72 第七章 中规模通用集成电路及其应用 1.74193的管脚排列图及逻辑符号 典型芯片 ---四位二进制同步可逆计数器74193 74193管脚排列图及逻辑符号分别如图(a)、(b)所示。 73 第七章 中规模通用集成电路及其应用 2.引脚功能 74 第七章 中规模通用集成电路及其应用 3.功能表 表中,CLR为为高电电平,计计数器清“0”; 为为低电电平, 计计数器预预置D、C、B、A输输入值值;计计数脉冲由CPU 端输输入时时, 累加计计数;计计数脉冲由CPD端输输入时时,累减计计数。 75 第七章 中规模通用集成电路及其应用 1.构成模小于16的计计数器 通过过利用计计数器的清除、预预置等功能,可以很方便地 实现实现 模小于16的计计数器。 例如 用T4193构成模10加法计计数器。 解 假设计设计 数器的初始状态为态为 Q3Q2Q1Q0 = 0000,其状态态 变变化序列如下: 0000 → 0001 → 0010 → 0011 → 0100 ↑ ↓ 1001 ← 1000 ← 0111 ← 0110 ← 0101 三、T4193应应用举举例 T4193的模为16。在实际应实际应 用中,可根据需要用T4193 构成模小于16或大于16的计计数器。 1010 76 第七章 中规模通用集成电路及其应用 根据T4193的功 能表,可用右图图所示 逻辑电逻辑电 路实现实现 模10加 法器的功能。 图图中, 和CPD接逻辑逻辑 1,CPU接计计数脉冲CP,T4193工 作在累加计计数状态态。 当计计数器输输出由10011001变为变为变为变为 10101010时时,图图中与门输门输 出为为1 ,该该信号接至清除端Cr,使计计数器状态态立即变为变为 0000,当 下一个计计数脉冲到达时时,再由0000→0001,继续进继续进 行加1 计计数。 0 1 0 1 77 第七章 中规模通用集成电路及其应用 例 用两片T4193构成模(147)10的加法计计数器。 解 设计
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